rtl: refactor filenames and directory hierarchy

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diff --git a/core_hw.tcl b/core_hw.tcl
index 65d0e99..ed82b8f 100644
--- a/core_hw.tcl
+++ b/core_hw.tcl
@@ -39,74 +39,74 @@ add_fileset QUARTUS_SYNTH QUARTUS_SYNTH "" ""
 set_fileset_property QUARTUS_SYNTH TOP_LEVEL core
 set_fileset_property QUARTUS_SYNTH ENABLE_RELATIVE_INCLUDE_PATHS false
 set_fileset_property QUARTUS_SYNTH ENABLE_FILE_OVERWRITE_MODE false
-add_fileset_file core.sv SYSTEM_VERILOG PATH rtl/core/core.sv TOP_LEVEL_FILE
-add_fileset_file bus_master.sv SYSTEM_VERILOG PATH rtl/core/bus_master.sv
 add_fileset_file arm810.sv SYSTEM_VERILOG PATH rtl/core/arm810.sv
-add_fileset_file mul.sv SYSTEM_VERILOG PATH rtl/core/mul.sv
-add_fileset_file psr.sv SYSTEM_VERILOG PATH rtl/core/psr.sv
-add_fileset_file shifter.sv SYSTEM_VERILOG PATH rtl/core/shifter.sv
+add_fileset_file bus_master.sv SYSTEM_VERILOG PATH rtl/core/bus_master.sv
+add_fileset_file core.sv SYSTEM_VERILOG PATH rtl/core/core.sv TOP_LEVEL_FILE
+add_fileset_file core_alu.sv SYSTEM_VERILOG PATH rtl/core/core_alu.sv
+add_fileset_file core_alu_add.sv SYSTEM_VERILOG PATH rtl/core/core_alu_add.sv
+add_fileset_file core_alu_and.sv SYSTEM_VERILOG PATH rtl/core/core_alu_and.sv
+add_fileset_file core_alu_orr.sv SYSTEM_VERILOG PATH rtl/core/core_alu_orr.sv
+add_fileset_file core_alu_xor.sv SYSTEM_VERILOG PATH rtl/core/core_alu_xor.sv
+add_fileset_file core_control.sv SYSTEM_VERILOG PATH rtl/core/core_control.sv
+add_fileset_file core_control_branch.sv SYSTEM_VERILOG PATH rtl/core/core_control_branch.sv
+add_fileset_file core_control_coproc.sv SYSTEM_VERILOG PATH rtl/core/core_control_coproc.sv
+add_fileset_file core_control_cycles.sv SYSTEM_VERILOG PATH rtl/core/core_control_cycles.sv
+add_fileset_file core_control_data.sv SYSTEM_VERILOG PATH rtl/core/core_control_data.sv
+add_fileset_file core_control_debug.sv SYSTEM_VERILOG PATH rtl/core/core_control_debug.sv
+add_fileset_file core_control_exception.sv SYSTEM_VERILOG PATH rtl/core/core_control_exception.sv
+add_fileset_file core_control_issue.sv SYSTEM_VERILOG PATH rtl/core/core_control_issue.sv
+add_fileset_file core_control_ldst.sv SYSTEM_VERILOG PATH rtl/core/core_control_ldst.sv
+add_fileset_file core_control_ldst_pop.sv SYSTEM_VERILOG PATH rtl/core/core_control_ldst_pop.sv
+add_fileset_file core_control_ldst_sizes.sv SYSTEM_VERILOG PATH rtl/core/core_control_ldst_sizes.sv
+add_fileset_file core_control_mul.sv SYSTEM_VERILOG PATH rtl/core/core_control_mul.sv
+add_fileset_file core_control_psr.sv SYSTEM_VERILOG PATH rtl/core/core_control_psr.sv
+add_fileset_file core_control_select.sv SYSTEM_VERILOG PATH rtl/core/core_control_select.sv
+add_fileset_file core_control_stall.sv SYSTEM_VERILOG PATH rtl/core/core_control_stall.sv
+add_fileset_file core_control_writeback.sv SYSTEM_VERILOG PATH rtl/core/core_control_writeback.sv
+add_fileset_file core_cp15.sv SYSTEM_VERILOG PATH rtl/core/core_cp15.sv
+add_fileset_file core_cp15_cache.sv SYSTEM_VERILOG PATH rtl/core/core_cp15_cache.sv
+add_fileset_file core_cp15_cache_lockdown.sv SYSTEM_VERILOG PATH rtl/core/core_cp15_cache_lockdown.sv
+add_fileset_file core_cp15_cpuid.sv SYSTEM_VERILOG PATH rtl/core/core_cp15_cpuid.sv
+add_fileset_file core_cp15_cyclecnt.sv SYSTEM_VERILOG PATH rtl/core/core_cp15_cyclecnt.sv
+add_fileset_file core_cp15_domain.sv SYSTEM_VERILOG PATH rtl/core/core_cp15_domain.sv
+add_fileset_file core_cp15_far.sv SYSTEM_VERILOG PATH rtl/core/core_cp15_far.sv
+add_fileset_file core_cp15_fsr.sv SYSTEM_VERILOG PATH rtl/core/core_cp15_fsr.sv
+add_fileset_file core_cp15_syscfg.sv SYSTEM_VERILOG PATH rtl/core/core_cp15_syscfg.sv
+add_fileset_file core_cp15_tlb.sv SYSTEM_VERILOG PATH rtl/core/core_cp15_tlb.sv
+add_fileset_file core_cp15_tlb_lockdown.sv SYSTEM_VERILOG PATH rtl/core/core_cp15_tlb_lockdown.sv
+add_fileset_file core_cp15_ttbr.sv SYSTEM_VERILOG PATH rtl/core/core_cp15_ttbr.sv
+add_fileset_file core_decode.sv SYSTEM_VERILOG PATH rtl/core/core_decode.sv
+add_fileset_file core_decode_branch.sv SYSTEM_VERILOG PATH rtl/core/core_decode_branch.sv
+add_fileset_file core_decode_coproc.sv SYSTEM_VERILOG PATH rtl/core/core_decode_coproc.sv
+add_fileset_file core_decode_data.sv SYSTEM_VERILOG PATH rtl/core/core_decode_data.sv
+add_fileset_file core_decode_ldst_addr.sv SYSTEM_VERILOG PATH rtl/core/core_decode_ldst_addr.sv
+add_fileset_file core_decode_ldst_exclusive.sv SYSTEM_VERILOG PATH rtl/core/core_decode_ldst_exclusive.sv
+add_fileset_file core_decode_ldst_misc.sv SYSTEM_VERILOG PATH rtl/core/core_decode_ldst_misc.sv
+add_fileset_file core_decode_ldst_multiple.sv SYSTEM_VERILOG PATH rtl/core/core_decode_ldst_multiple.sv
+add_fileset_file core_decode_ldst_single.sv SYSTEM_VERILOG PATH rtl/core/core_decode_ldst_single.sv
+add_fileset_file core_decode_mrs.sv SYSTEM_VERILOG PATH rtl/core/core_decode_mrs.sv
+add_fileset_file core_decode_msr.sv SYSTEM_VERILOG PATH rtl/core/core_decode_msr.sv
+add_fileset_file core_decode_mul.sv SYSTEM_VERILOG PATH rtl/core/core_decode_mul.sv
+add_fileset_file core_decode_mux.sv SYSTEM_VERILOG PATH rtl/core/core_decode_mux.sv
+add_fileset_file core_decode_snd.sv SYSTEM_VERILOG PATH rtl/core/core_decode_snd.sv
+add_fileset_file core_fetch.sv SYSTEM_VERILOG PATH rtl/core/core_fetch.sv
+add_fileset_file core_mmu.sv SYSTEM_VERILOG PATH rtl/core/core_mmu.sv
+add_fileset_file core_mmu_arbiter.sv SYSTEM_VERILOG PATH rtl/core/core_mmu_arbiter.sv
+add_fileset_file core_mmu_fault.sv SYSTEM_VERILOG PATH rtl/core/core_mmu_fault.sv
+add_fileset_file core_mmu_pagewalk.sv SYSTEM_VERILOG PATH rtl/core/core_mmu_pagewalk.sv
+add_fileset_file core_mul.sv SYSTEM_VERILOG PATH rtl/core/core_mul.sv
+add_fileset_file core_porch.sv SYSTEM_VERILOG PATH rtl/core/core_porch.sv
+add_fileset_file core_porch_conds.sv SYSTEM_VERILOG PATH rtl/core/core_porch_conds.sv
+add_fileset_file core_prefetch.sv SYSTEM_VERILOG PATH rtl/core/core_prefetch.sv
+add_fileset_file core_psr.sv SYSTEM_VERILOG PATH rtl/core/core_psr.sv
+add_fileset_file core_reg_file.sv SYSTEM_VERILOG PATH rtl/core/core_reg_file.sv
+add_fileset_file core_reg_map.sv SYSTEM_VERILOG PATH rtl/core/core_reg_map.sv
+add_fileset_file core_regs.sv SYSTEM_VERILOG PATH rtl/core/core_regs.sv
+add_fileset_file core_shifter.sv SYSTEM_VERILOG PATH rtl/core/core_shifter.sv
+add_fileset_file cp15_map.sv SYSTEM_VERILOG PATH rtl/core/cp15_map.sv
+add_fileset_file isa.sv SYSTEM_VERILOG PATH rtl/core/isa.sv
+add_fileset_file mmu_format.sv SYSTEM_VERILOG PATH rtl/core/mmu_format.sv
 add_fileset_file uarch.sv SYSTEM_VERILOG PATH rtl/core/uarch.sv
-add_fileset_file add.sv SYSTEM_VERILOG PATH rtl/core/alu/add.sv
-add_fileset_file alu.sv SYSTEM_VERILOG PATH rtl/core/alu/alu.sv
-add_fileset_file and.sv SYSTEM_VERILOG PATH rtl/core/alu/and.sv
-add_fileset_file orr.sv SYSTEM_VERILOG PATH rtl/core/alu/orr.sv
-add_fileset_file xor.sv SYSTEM_VERILOG PATH rtl/core/alu/xor.sv
-add_fileset_file branch.sv SYSTEM_VERILOG PATH rtl/core/control/branch.sv
-add_fileset_file control.sv SYSTEM_VERILOG PATH rtl/core/control/control.sv
-add_fileset_file coproc.sv SYSTEM_VERILOG PATH rtl/core/control/coproc.sv
-add_fileset_file cycles.sv SYSTEM_VERILOG PATH rtl/core/control/cycles.sv
-add_fileset_file data.sv SYSTEM_VERILOG PATH rtl/core/control/data.sv
-add_fileset_file debug.sv SYSTEM_VERILOG PATH rtl/core/control/debug.sv
-add_fileset_file exception.sv SYSTEM_VERILOG PATH rtl/core/control/exception.sv
-add_fileset_file issue.sv SYSTEM_VERILOG PATH rtl/core/control/issue.sv
-add_fileset_file mul_fu.sv SYSTEM_VERILOG PATH rtl/core/control/mul_fu.sv
-add_fileset_file select.sv SYSTEM_VERILOG PATH rtl/core/control/select.sv
-add_fileset_file stall.sv SYSTEM_VERILOG PATH rtl/core/control/stall.sv
-add_fileset_file status.sv SYSTEM_VERILOG PATH rtl/core/control/status.sv
-add_fileset_file writeback.sv SYSTEM_VERILOG PATH rtl/core/control/writeback.sv
-add_fileset_file ldst.sv SYSTEM_VERILOG PATH rtl/core/control/ldst/ldst.sv
-add_fileset_file pop.sv SYSTEM_VERILOG PATH rtl/core/control/ldst/pop.sv
-add_fileset_file sizes.sv SYSTEM_VERILOG PATH rtl/core/control/ldst/sizes.sv
-add_fileset_file cache_ops.sv SYSTEM_VERILOG PATH rtl/core/cp15/cache_ops.sv
-add_fileset_file cache_lockdown.sv SYSTEM_VERILOG PATH rtl/core/cp15/cache_lockdown.sv
-add_fileset_file cp15.sv SYSTEM_VERILOG PATH rtl/core/cp15/cp15.sv
-add_fileset_file cpuid.sv SYSTEM_VERILOG PATH rtl/core/cp15/cpuid.sv
-add_fileset_file cyclecnt.sv SYSTEM_VERILOG PATH rtl/core/cp15/cyclecnt.sv
-add_fileset_file domain.sv SYSTEM_VERILOG PATH rtl/core/cp15/domain.sv
-add_fileset_file far.sv SYSTEM_VERILOG PATH rtl/core/cp15/far.sv
-add_fileset_file fsr.sv SYSTEM_VERILOG PATH rtl/core/cp15/fsr.sv
-add_fileset_file map.sv SYSTEM_VERILOG PATH rtl/core/cp15/map.sv
-add_fileset_file syscfg.sv SYSTEM_VERILOG PATH rtl/core/cp15/syscfg.sv
-add_fileset_file tlb.sv SYSTEM_VERILOG PATH rtl/core/cp15/tlb.sv
-add_fileset_file tlb_lockdown.sv SYSTEM_VERILOG PATH rtl/core/cp15/tlb_lockdown.sv
-add_fileset_file ttbr.sv SYSTEM_VERILOG PATH rtl/core/cp15/ttbr.sv
-add_fileset_file branch_dec.sv SYSTEM_VERILOG PATH rtl/core/decode/branch_dec.sv
-add_fileset_file coproc_dec.sv SYSTEM_VERILOG PATH rtl/core/decode/coproc_dec.sv
-add_fileset_file data_dec.sv SYSTEM_VERILOG PATH rtl/core/decode/data_dec.sv
-add_fileset_file decode.sv SYSTEM_VERILOG PATH rtl/core/decode/decode.sv
-add_fileset_file isa.sv SYSTEM_VERILOG PATH rtl/core/decode/isa.sv
-add_fileset_file mrs.sv SYSTEM_VERILOG PATH rtl/core/decode/mrs.sv
-add_fileset_file msr.sv SYSTEM_VERILOG PATH rtl/core/decode/msr.sv
-add_fileset_file mul_dec.sv SYSTEM_VERILOG PATH rtl/core/decode/mul_dec.sv
-add_fileset_file mux.sv SYSTEM_VERILOG PATH rtl/core/decode/mux.sv
-add_fileset_file snd.sv SYSTEM_VERILOG PATH rtl/core/decode/snd.sv
-add_fileset_file addr.sv SYSTEM_VERILOG PATH rtl/core/decode/ldst/addr.sv
-add_fileset_file misc.sv SYSTEM_VERILOG PATH rtl/core/decode/ldst/misc.sv
-add_fileset_file multiple.sv SYSTEM_VERILOG PATH rtl/core/decode/ldst/multiple.sv
-add_fileset_file single.sv SYSTEM_VERILOG PATH rtl/core/decode/ldst/single.sv
-add_fileset_file fetch.sv SYSTEM_VERILOG PATH rtl/core/fetch/fetch.sv
-add_fileset_file prefetch.sv SYSTEM_VERILOG PATH rtl/core/fetch/prefetch.sv
-add_fileset_file arbiter.sv SYSTEM_VERILOG PATH rtl/core/mmu/arbiter.sv
-add_fileset_file fault.sv SYSTEM_VERILOG PATH rtl/core/mmu/fault.sv
-add_fileset_file format.sv SYSTEM_VERILOG PATH rtl/core/mmu/format.sv
-add_fileset_file mmu.sv SYSTEM_VERILOG PATH rtl/core/mmu/mmu.sv
-add_fileset_file pagewalk.sv SYSTEM_VERILOG PATH rtl/core/mmu/pagewalk.sv
-add_fileset_file conds.sv SYSTEM_VERILOG PATH rtl/core/porch/conds.sv
-add_fileset_file porch.sv SYSTEM_VERILOG PATH rtl/core/porch/porch.sv
-add_fileset_file file.sv SYSTEM_VERILOG PATH rtl/core/regs/file.sv
-add_fileset_file reg_map.sv SYSTEM_VERILOG PATH rtl/core/regs/reg_map.sv
-add_fileset_file regs.sv SYSTEM_VERILOG PATH rtl/core/regs/regs.sv
-add_fileset_file exclusive.sv SYSTEM_VERILOG PATH rtl/core/decode/ldst/exclusive.sv
 
 
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