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| -rw-r--r-- | rtl/core/mul/mul.sv | 1 |
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diff --git a/rtl/core/mul/mul.sv b/rtl/core/mul/mul.sv index 000ccce..01237dc 100644 --- a/rtl/core/mul/mul.sv +++ b/rtl/core/mul/mul.sv @@ -7,6 +7,7 @@ module core_mul c_lo, // parte menos significativa de c input logic c_size, // 1 si c es de 2 words, cualquier otro valor si c es de 1 word clk, // clock, ya que es una máquina de estados + rst, // reset add // 1 si c se suma sig // 1 si a y b son signed q_size // 1 si q es de 2 words, cualquier otro valor si es de 1 word |