// megafunction wizard: %FP_FUNCTIONS Intel FPGA IP v20.1% // GENERATION: XML // ip_fp_mul.v // Generated using ACDS version 20.1 720 `timescale 1 ps / 1 ps module ip_fp_mul ( input wire clk, // clk.clk input wire areset, // areset.reset input wire [0:0] en, // en.en input wire [15:0] a, // a.a input wire [15:0] b, // b.b output wire [15:0] q // q.q ); ip_fp_mul_0002 ip_fp_mul_inst ( .clk (clk), // clk.clk .areset (areset), // areset.reset .en (en), // en.en .a (a), // a.a .b (b), // b.b .q (q) // q.q ); endmodule // Retrieval info: // // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // Retrieval info: // IPFS_FILES : ip_fp_mul.vo // RELATED_FILES: ip_fp_mul.v, dspba_library_package.vhd, dspba_library.vhd, ip_fp_mul_0002.vhd