From ba803067cb54edece9ffa8b92f9bb97317d082e5 Mon Sep 17 00:00:00 2001
From: Alejandro Soto <alejandro@34project.org>
Date: Wed, 15 Nov 2023 17:00:47 -0600
Subject: rtl/gfx: improve divider timing closure

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 rtl/gfx/gfx_pipes.sv | 9 +++++++--
 1 file changed, 7 insertions(+), 2 deletions(-)

(limited to 'rtl/gfx/gfx_pipes.sv')

diff --git a/rtl/gfx/gfx_pipes.sv b/rtl/gfx/gfx_pipes.sv
index 09b1d43..390a481 100644
--- a/rtl/gfx/gfx_pipes.sv
+++ b/rtl/gfx/gfx_pipes.sv
@@ -17,8 +17,13 @@ module gfx_pipes
 		if (!stall) begin
 			pipes[0] <= in;
 
-			for (integer i = 1; i < DEPTH; ++i)
-				pipes[i] <= pipes[i - 1];
+			/* Esto tiene que ir así porque Verilator no soporta <= en for
+			 * loops a las que no logre hacerle unrolling. Nótese que el
+			 * orden de iteración descendiente es necesario porque estamos
+			 * usando un blocking assignment dentro de always_ff.
+			 */
+			for (integer i = DEPTH - 1; i > 0; --i)
+				pipes[i] = pipes[i - 1];
 		end
 
 endmodule
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cgit v1.2.3