From 70d7dc9489f4d5b91d8138e0a341eec4ad7f15b0 Mon Sep 17 00:00:00 2001 From: Alejandro Soto Date: Mon, 2 Oct 2023 01:46:44 -0600 Subject: rtl: implement exclusive monitor datapath --- rtl/cache/defs.sv | 4 ++-- 1 file changed, 2 insertions(+), 2 deletions(-) (limited to 'rtl/cache/defs.sv') diff --git a/rtl/cache/defs.sv b/rtl/cache/defs.sv index bfefb88..e21e587 100644 --- a/rtl/cache/defs.sv +++ b/rtl/cache/defs.sv @@ -13,8 +13,8 @@ typedef logic[31:0] word; `endif /* Tenemos 512MiB de SDRAM, el resto del espacio es I/O (uncached). Usamos -* 512 líneas direct-mapped de 16 bytes cada una. El core solo realiza -* operaciones alineadas. Por tanto, cada dirección de 32 bits consta de: + * 512 líneas direct-mapped de 16 bytes cada una. El core solo realiza + * operaciones alineadas. Por tanto, cada dirección de 32 bits consta de: * - 2 bits que siempre son 0 (traducidos a byteenable por core) * - 2 bits de offset (ya que para cache la unidad direccionable es la word) * - 9 bits de index -- cgit v1.2.3